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Texas Instruments AM625SIP Arm®-basierter SIP-Prozessor

Der Arm®-basierte SIP-Prozessor (System-in-Package) AM625SIP von Texas Instruments ist eine Weiterentwicklung des Bauteils AM6254 im ALW-Gehäuse mit zusätzlich integriertem LPDDR4 SDRAM. Der Arm-basierte MPU der Baureihe AM625SIPmit integriertem LPDDR4 ist ein Applikation Prozessor der für Linux Entwicklung entwickelt wurde. Der SIP integriert 512 MB LPDDR4 SDRAM mit dem Bauteil AM6254, das über eine 4-fache Arm Cortex®-A53-Leistung und eingebettete Funktionen wie 3D-Grafikbeschleunigung, Dual-Display-Unterstützung sowie einen umfangreichen Satz an Peripheriegeräten verfügt. Dadurch eignet sich der SIP ideal für verschiedene Industrieapplikationen und bietet gleichzeitig eine optimierte Stromarchitektur und intelligente Funktionen. Der AM625SIP bietet ein vereinfachtes Hardwaredesign, eine optimierte Größe/System-BOM, erhöhte Robustheit und Einsparungen beim Stromverbrauch, wodurch eine schnellere Software- und Hardwareentwicklung ermöglicht wird.

Der Gigabit-Ethernet-Schalter mit drei Anschlüssen verfügt über zwei externe Ports und einen internen Port mit Time-Sensitive Networking-Unterstützung (TSN). Ein zusätzliches PRU-Modul ermöglicht Echtzeit-I/O-Fähigkeiten für die Anwendungsfälle des Kunden. Darüber hinaus ermöglicht der umfangreiche Satz an Peripheriegeräten, der im AM625SIP enthalten ist, Anschlussfähigkeit auf Systemebene, wie z. B. USB, Kameraschnittstelle, MMC/SD, OSPI, CAN-FD und GPMC für eine parallele Host-Schnittstelle zu einem externen ASIC/FPGA. Der AM625SIP von Texas Instruments unterstützt Secure Boot für den IP-Schutz mit dem integrierten Hardware Security Module (HSM). Er verfügt über eine fortschrittliche Leistungsmanagementsunterstützung für tragbare und energieeffiziente Applikationen.

Merkmale

  • Prozessorkerne
    • Bis zu vier 64-Bit Arm Cortex-A53-Mikroprozessor-Subsysteme mit bis zu 1,4 GHz
      • Quad-Core-Cortex-A53-Cluster mit 512 kB mit gemeinsamem L2-Cache mit SECDED-ECC
      • Jeder A53-Core verfügt über 32 kB L1 DCache mit SECDED-ECC und 32 kB L1 ICache mit Paritätsschutz
    • ARM Cortex-M4F-Einzelcore-MCU bei bis zu 400 MHz
    • 256 kB SRAM mit SECDED-ECC
    • Dediziertes Geräte-/Stromverwaltungssystem
  • Multimedia
    • Display-Subsystem
      • Dual-Display-Unterstützung
      • 1920x1080 bei 60 fps für jedes Display
      • 1 x 2048x1080 + 1 x 1280x720
      • Bis zu 165 MHz Unterstützung für Pixeltakt mit einer unabhängigen PLL für jedes Display
      • OLDI (4 Lanes LVDS – 2 x) und DPI (24-Bit-RGB-LVCMOS)
      • Unterstützen Sicherheitsfunktionen wie Standbilderkennung und MISR-Datenkontrolle
    • 3D-Grafikprozessor
      • Ein Pixel pro Taktgeber oder mehr
      • Füllrate größer als 500 Mpixels/s
      • 500 MTexels/s und > 8GFLOPs
      • Unterstützt mindestens zwei Aufbauschichten
      • Unterstützt bis zu 2048x1080 bei 60 fps
      • Unterstützt ARGB32-, RGB565- und YUV-Formate
      • 2D-grafikfähig
      • OpenGL ES 3,1, Vulkan 1,2
    • Eine serielle Kameraschnittstelle (CSI-Rx) – 4-Lanes mit DPHY
      • MIPI® CSI-2 v1.3-konform + MIPI D-PHY 1.2
      • Unterstützung für den Betrieb mit 1, 2, 3 oder 4 Datenleitungen mit bis zu 1,5 Gbps pro Leitung
      • ECC-Verifizierung/-Korrektur mit CRC-Prüfung + ECC auf RAM
      • Unterstützung virtueller Kanäle (bis zu 16)
      • Möglichkeit, Stream-Daten über DMA direkt an DDR zu schreiben
  • Speichersubsystem
    • Bis zu 816 kB On-Chip-RAM
      • 64 kB On-Chip-RAM (OCSRAM) mit SECDED ECC, das in kleinere Bänke in Schritten von 32 kB für bis zu zwei separate Speicherbänke unterteilt werden kann
      • 256 kB On-Chip-RAM mit SECDED ECC im SMS-Subsystem
      • 176 kB On-Chip-RAM mit SECDED ECC im SMS-Subsystem für Sicherheits-FirmWare von TI
      • 256 kB On-Chip-RAM mit SECDED ECC im Cortex-M4F-MCU-Subsystem
      • 64 kB On-Chip-RAM mit SECDED ECC im Geräte-/Power-Manager-Subsystem
    • DDR-Subsystem (DDRSS)
      • Integrierter 512 MB LPDDR4 SDRAM
      • Unterstützt Geschwindigkeiten bis zu 1600MT/s
      • 16-Bit-Daten-Bus mit Inline-ECC
  • Sicherheit
    • Ein sicherer Bootvorgang wird unterstützt
      • Hardware-erzwungene Root-of-Trust (RoT)
      • Unterstützung zum RoT-Umschalten über einen Backup-Schlüssel
      • Unterstützung für Übernahme-, IP- und Anti-Rollback-Schutz
    • Trusted Execution Environment (TEE) wird unterstützt
      • Arm TrustZone® -basierte TEE
      • Umfangreiche Firewall-Unterstützung für Isolierung
      • Sicherer Watchdog/Timer/IPC
      • Unterstützung für sicheren Speicher
      • Unterstützung für Replay Protected Memory Block (RPMB)
    • Dedizierter Sicherheitscontroller mit benutzerprogrammierbarem HSM-Core sowie dediziertem Sicherheit-DMA- und IPC-Subsystem für isolierte Verarbeitung
    • Unterstützte kryptografische Beschleunigung
      • Sitzungsbewusste kryptografische Engine mit der Fähigkeit, das Schlüsselmaterial basierend auf dem eingehenden Datenstrom automatisch umzuschalten
        • Unterstützt kryptografische Cores
      • AES – 128-/192-/256-Bit Schlüsselgrößen
      • SHA2 – 224-/256-/384-/512-Bit-Schlüsselgrößen
      • DRBG mit echtem Zufallszahlengenerator
      • PKA (Public-Key-Accelerator) zur Unterstützung der RSA/ECC-Verarbeitung für einen sicheren Start
    • Sicherheits-Debugging
      • Sicherer, softwaregesteuerter Debugging-Zugriff
      • Sicherheitsbewusstes Debugging
  • PRU-Subsystem
    • Dual-Core-Subsystem der programmierbaren Echtzeiteinheit (PRUSS) läuft mit bis zu 333 MHz
    • Zum Ansteuern von GPIOd für taktgenaue Protokolle vorgesehen, wie z. B.
      • General Purpose Input/Output (GPIO)
      • UARTs
      • I2C
      • Externer ADC
    • 16 kB Programmspeicher pro PRU mit SECDED ECC
    • 8 kB Datenspeicher pro PRU mit SECDED ECC
    • 32 KB Universal-Speicher mit SECDED ECC
    • CRC32/16 HW-Beschleuniger
    • Scratch-PAD-Speicher mit drei Bänken von 30 x 32-Bit-Registern
    • Ein industrieller 64-Bit-Timer mit neun Aufnahme- und 16 Vergleichsereignissen sowie langsamer und schneller Kompensation
    • Ein Interrupt-Controller (INTC), Unterstützung von mindestens 64 Eingabeereignissen
  • Hochgeschwindigkeitsschnittstellen
    • Integrierter Ethernet-Schalter unterstützt insgesamt zwei externe Ports
      • RMII (10/100) oder RGMII (10/100/1000)
      • IEEE1588 (Anhang D, Anhang E, Anhang F mit 802.1AS PTP)
      • Klausel 45 MDIO PHY-Management
      • Paketklassifizierung auf Grundlage von ALE-Engine mit 512 Klassifizierungen
      • Prioritätsbasierte Flusskontrolle
      • Unterstützung für Time Sensitive Networking (TSN).
      • Vier CPU Hardware-Unterbrechungs-Pacing
      • IP/UDP/TCP-Prüfsummen-Offload in der Hardware
    • Zwei USB 2.0-Anschlüsse
      • Anschluss konfigurierbar als USB-Host, USB-Peripheriegerät oder USB-Dual-Role-Bauteil (DRD-Modus)
      • Integrierte USB VBus-Erkennung
  • Allgemeine Anschlussfähigkeit
    • 9x universelle asynchrone Empfangs-/Sendeeinheiten (UART)
    • 5x serielle Peripherieschnittstellen (SPI)-Controller
    • 6 x Inter-Integrated Circuit-Anschlüsse (I2C)
    • 3 x serielle Mehrkanal-Audio-Ports (McASP)
      • Sende- und Empfangstakte bis zu 50 MHz
      • Bis zu 16/10/6 serielle Datenpins über 3 x McASP mit unabhängigen TX- und RX-Takten
      • Unterstützt Time Division Multiplexing (TDM), Inter-IC Sound (I2S) und ähnliche Formate
      • Unterstützt digitale Audioschnittstellenübertragung (SPDIF-, IEC60958-1 und AES-3-Formate)
      • FIFO-Puffer für Senden und Empfangen (256 Bytes)
      • Unterstützung für Audioreferenzausgangstakt
    • 3x verbesserte PWM-Module (ePWM)
    • 3x verbesserte Quadrature-Encoder-Pulse-Module (eQEP)
    • 3 x eCAP-Module (Enhanced Capture, eCAP)
    • General-Purpose I/O (GPIO), alle LVCMOS I/O können als GPIO konfiguriert werden
    • 3 x CAN-Module (Controller Area Network) mit CAN-FD-Unterstützung
      • Entspricht dem CAN-Protokoll 2.0 A, B und ISO 11898-1
      • Vollständige CAN-FD-Unterstützung (bis zu 64 Datenbyte)
      • Paritäts-/ECC-Prüfung für Nachrichten-RAM
      • Geschwindigkeit von bis zu 8 MBit/s
  • Medien- und Datenspeicher
    • 3 x Multi-Media-Karte/Secure Digital® (MMC/SD®/SDIO)-Schnittstelle
      • 1x 8-Bit-eMMC-Schnittstelle mit einer Geschwindigkeit von bis zu HS200
      • 2 x 4-Bit SD/SDIO-Schnittstelle bis zu UHS-I
      • Kompatibel mit eMMC 5.1, SD 3.0 und SDIO Version 3.0
    • 1 × Universal-Speicher-Controller (GPMC) bis 133 MHz
      • Flexible asynchrone 8- und 16-Bit-Speicherschnittstelle mit bis zu vier Chip-Selects (22-Bit-Adressierung) für NAND, NOR, gemultiplexte NOR und SRAM
      • Verwendet BCH-Code zur Unterstützung von 4-, 8- oder 16-Bit-ECC
      • Verwendet Hamming-Code zur Unterstützung von 1-Bit-ECC
      • Fehlerortungsmodul (ELM)
        • Wird mit dem GPMC verwendet, um Adressen von Datenfehlern anhand von Syndrompolynomen zu lokalisieren, die mit einem BCH-Algorithmus generiert wurden
        • Unterstützt die Fehlerortung von 4-, 8- und 16-Bit-Daten pro 512-Byte-Block aufgrund von BCH-Algorithmen
    • OSPI/QSPI mit DDR/SDR-Unterstützung
      • Unterstützung für serielle NAND- und serielle NOR-Flash-Bauteile
      • 4 GB Speicheradressenunterstützung
      • XIP-Modus mit optionaler On-the-Fly-Verschlüsselung
  • Leistungsmanagement
    • Energiesparmodi, die vom Gerät/Energiemanager unterstützt werden
      • Teilweise I/O-Unterstützung für CAN/GPIO/UART-Weckfunktionen
      • DeepSleep
      • Nur MCU
      • Standby
      • Dynamische Frequenzskalierung für Cortex-A53
  • Optimale Lösung für das Leistungsmanagement
    • Empfohlene TPS65219 Leistungsmanagement-ICs (PMIC)
      • Companion-PMIC ist speziell auf die Anforderungen der Gerätestromversorgung ausgelegt
      • Flexibles Mapping und werkseitig programmierte Konfigurationen zur Unterstützung verschiedener Anwendungsfälle
  • Boot-Optionen
    • UART
    • I2C-EEPROM
    • OSPI/QSPI-Flash
    • GPMC-NOR/NAND-Flash
    • Serieller NAND-Flash
    • SD-Karte
    • eMMC
    • USB (Host) bootet von einem Massenspeichergerät
    • USB (Host) bootet von externem Host (DFU-Modus)
    • Ethernet
  • Technologie/Gehäuse
    • 16-nm-Technologie
    • 13 mm x 13 mm, 0,5 mm Raster, 425-poliges FCCSP BGA (AMK)

Applikationen

  • Human Machine Interface (HMI)
  • Medizinische Geräte, Patientenüberwachung und tragbare medizinische Geräte
  • Benutzeroberfläche und Anschlussfähigkeit für Geräte
  • Ladeinfrastruktur für Elektrofahrzeuge (EVSE) / Fahrzeug-zu-Infrastrukturkommunikation (V2X)
  • Smart-Home-Gateways
  • Integrierte Sicherheit (Bedien- und Zugangspaneele)

Funktionales Blockdiagramm

Blockdiagramm - Texas Instruments AM625SIP Arm®-basierter SIP-Prozessor

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Veröffentlichungsdatum: 2025-09-19 | Aktualisiert: 2025-09-28