Texas Instruments SN74LV8T374/Q1 übersetzende Oktal-D-Typ-Flip-Flops
Texas Instruments SN74LV8T374/SN74LV8T374-Q1 Translating Octal D-Type Flip-Flops bestehen aus acht D-Type Flip-Flops mit 3-state Ausgängen und integrierter Umsetzung. Alle Kanäle teilen sich einen steigende Flanken-getriggerten Takteingang (CLK) und einen aktiven Low- Ausgangsfreigabeeingang (OE). Die Pinbelegung ist als Durchfluss ausgeführt, um das BUS- Routing zu vereinfachen. Der Eingang ist mit einer Unterschwellenschaltung ausgestattet, die eine Übersetzung ermöglicht, wenn die Versorgungsspannung das Eingangssignal überschreitet. Der Logik-Ausgangspegel bezieht sich immer auf den VCC, wodurch die Kompatibilität mit verschiedenen CMOS Standards, einschließlich 1,8 V 2,5 V 3,3 V und 5 V gewährleistet wird. Die Flipflops SN74LV8T374/SN74LV8T374-Q1 arbeiten mit einer Versorgungsspannung von 1,65 V bis 5,5 V, verfügen über 5,5-V-tolerante Eingangspins und unterstützen die Standard-Pinbelegung. Diese Flipflops sind in einem benetzbaren Flanken- QFN- Gehäuse erhältlich, dessen Latch-up Betriebsverhalten 250 mA pro JESD 17 übersteigt. Die SN74LV8T374-Q1 Bauteile sind AEC-Q100 -qualifiziert für Fahrzeuganwendungen. Typische Applikationen sind unter anderem parallele Datensynchronisation, parallele Datenspeicherung, Schieberegister und Mustergeneratoren.Merkmale
- AEC-Q100-Qualifiziert für Fahrzeuganwendungen (SN74LV8T374-Q1):
- -40 °C bis 125 °C Gerätetemperaturklasse 1
- Geräte-HBM-ESD-Klassifizierungsstufe 2
- Gerät CDM ESD-Klassifizierungsstufe C4B
- Spannungsumsetzer mit Einzelversorgung (siehe LVxT verbesserte Eingangsspannung):
- Aufwärts-Umsetzung:
- 1,2 V bis 1,8 V
- 1,5 V bis 2,5 V
- 1,8 V bis 3,3 V
- 3,3 V bis 5 V
- Abwärts-Umsetzung:
- 5 V, 3,3 V und 2,5 V bis 1,8 V
- 5 V bei 3,3 V bis 2,5 V
- 5 V bis 3,3 V
- Aufwärts-Umsetzung:
- Bis zu 150 MBit/s mit 5 V oder 3,3 V VCC
- Erhältlich in einer benetzbaren Flanken-QFN-Verpackung
- 1,65 V bis 5,5 V breite Betriebsversorgungsspannung
- 5.5V-tolerant Eingangspins
- Unterstützt Standard Funktions Pinbelegung
- Das Betriebsverhalten bei Latch-up übersteigt 250 mA pro JESD 17
Applikationen
- Parallelgeschaltete Datensynchronisierung
- Parallelgeschalteter Speicher
- Schieberegister
- Mustergeneratoren
Funktionales Blockdiagramm
Elektrische Platzierung von Sperrdioden für jeden Eingang und Ausgang
Datenblätter
Veröffentlichungsdatum: 2025-09-29
| Aktualisiert: 2025-11-17
