Texas Instruments CDCUA877 Phasenregelschleifen-Takttreiber
Der Texas Instruments CDCUA877 Phasenverriegelungs-Loop-Taktgeber ist ein leistungsstarker Buffer mit geringem Jitter, geringem Versatz und Null-Verzögerung. Das Bauteil verteilt ein Differential-Takteingangspaar (CK, /CK) auf 10 differentielle Paare von Taktausgängen (Yn, /Yn) und ein differentielles Paar von Rückkopplungs-Taktausgängen (FBOUT, /FBOUT). Die Taktausgänge werden durch die Eingangstaktgeber (CK, /CK), die Rückkopplungstaktgeber (FBIN, /FBIN), die LVCMOS-Steuerpins (OE, OS) und den analogen Stromeingang (AVDD) gesteuert. Wenn OE niedrig ist, sind die Taktausgänge, außer FBOUT, /FBOUT deaktiviert, während der interne PLL weiterhin seine verriegelte Frequenz aufrechterhält. OS (Output Select) ist ein Programmpin, der an GND oder VDD angeschlossen werden muss. Wenn OS hoch ist, funktioniert OE wie zuvor beschrieben. Wenn OS und OE beide niedrig sind, wirkt sich OE nicht auf Y7, /Y7 aus, da diese freilaufend sind. Wenn AVDD geerdet ist, ist die PLL ausgeschaltet und wird zu Testzwecken überbrückt.
Wenn sich beide Takteingänge (CK, /CK) auf einem niedrigen Logikpegel befinden, wechselt das Bauteil in einen Stromsparmodus. Eine Eingangslogik-Erkennungsschaltung auf den Differential-Eingängen erkennt unabhängig von den Eingangsbuffern, den niedrigen Logikpegel und arbeitet in einem stromsparenden Zustand, bei dem alle Ausgänge, die Rückkopplung und der PLL ausgeschaltet sind. Wenn die Takteingänge von der niedrigen Logikschaltung zu Differential-Signalen wechseln, schaltet sich die PLL wieder ein. Die Eingänge und Ausgänge werden aktiviert und der PLL erhält eine Phasensperre zwischen dem Rückkopplungs-Taktpaar (FBIN, FBIN) und dem Takteingangspaar (CK, CK) innerhalb der angegebenen Stabilisierungszeit. Der CDCUA877 von Texas Instruments kann die Frequenzspreizungstaktung (SSC) für eine reduzierte EMI verfolgen. Dieses Bauteil wird bei -40 °C bis +85 °C betrieben.
Merkmale
- 1,8-V-/1,9-V-Phasenregelschleifen-Takttreiber für Doppeldatenraten-Applikationen (DDR II)
- Frequenzspreizungstakt-kompatibel
- Betriebsfrequenz: 125 MHz bis 410 MHz
- Applikationsfrequenz: 160 MHz bis 410 MHz
- Geringe Stromaufnahme: < 200 mA (typisch)
- Geringer Jitter: ±40 ps (Zyklus-zu-Zyklus)
- Niedriger Ausgangsversatz: 35 ps
- Stabilisierungszeit: < 6 µs
- Verteilt einen Differential-Takteingang auf 10 Differential-Ausgänge
- 52-Ball-µBGA (MicroStar Junior™; BGA, 0,65 mm Rastermaß)
- Externe Feedback-Pins (FBIN, FBIN) werden zur Synchronisierung der Ausgänge mit den Eingangstakten verwendet
- Erfüllt oder übertrifft die Spezifikation von CUA877/CAU878 PLL-Standard für PC2-3200/4300/5300/6400
- Ausfallsichere Empfängereingänge
Logik-Diagramm
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