Lattice Semiconductor CertusPro™-NX Stromsparende Universal-FPGAs
Lattice Semiconductor CertusPRO™-NX stromsparende Universal-FPGAs verfügen über bis zu acht SERDES-Spuren, die bis zu 10,3 Gbps pro Spur in Gehäusen von 9 mm2 bis 27 mm2 unterstützen. Die CertusPro-NX FPGAs bieten bis zu 7,3 Mb On-Chip-Speicher mit LPDDR4-Unterstützung. Dank der niedrigen Soft-Error-Rate (SER) der 28-nm-FD-SOI-Technologie bieten die Lattice Nexus-Plattform-Bauteile eine klassenführende Leistungseffizienz und hohe Zuverlässigkeit. Die Sicherheit des Designs umfasst ECDSA Bitstream-Authentifizierung in Verbindung mit robuster AES-256-Verschlüsselung. Die CertusPRO-NX Stromsparenden Universal-FPGAs von Lattice Semiconductor sind in kommerziellen, industriellen und automobilen (AEC-Q100-qualifizierten) Temperaturklassen erhältlich.
Merkmale
- Programmierbare Architektur
- 50k bis 100k Logikzellen
- 96x zu 156x Multiplikatoren (18 × 18) in SYSDSP™-Blöcken
- 3,8 Mb bis 7,3 Mb eingebetteter Speicher (einschließlich EBR und LRAM)
- 170x bis 299x programmierbarer sysI/O (Hohe Leistungsfähigkeit und großer Bereich I/O)
- Programmierbarer sysI/O, der zur Unterstützung einer großen Auswahl von Schnittstellen ausgelegt ist
- Hochleistungs-I/O (HP) unterstützt auf den unteren I/O-Bänken
- Unterstützt bis zu 1,8 V VCCIO
- Unterstützung für gemischte Spannungen (1,0 V, 1,2 V, 1,5 V und 1,8 V)
- Hochgeschwindigkeits-differential bis zu 1,5 Gbps
- Unterstützt LVDS, Soft D-PHY Transmitter (Tx)/Empfänger (Rx), LVDS 7:1 Tx/Rx, SLVS Tx/Rx, subLVDS Rx
- Unterstützt SGMII (Gb-Ethernet)
- 2x Kanäle (Tx/Rx) bei 1,25 Gbps
- Dedizierte DDR3/DDR3L- und LPDDR2/LPDDR4-Speicherunterstützung mit DQS-Logikschaltung, Datenrate von bis zu 1066 Mbps und × 64-Bit-Datenbreite
- Große Auswahl (WR) an I/O unterstützt auf linken, rechten und oberen I/O-Bänken
- Unterstützt bis zu 3,3 V VCCIO
- Unterstützung für gemischte Spannungen (1,2 V, 1,5 V, 1,8 V, 2,5 V und 3,3 V)
- Programmierbare Anstiegsrate (langsam, mittel und schnell)
- Gesteuerter Impedanzmodus
- Emulierte LVDS-Unterstützung
- Hot-Socket-Unterstützung
- Hochleistungs-I/O (HP) unterstützt auf den unteren I/O-Bänken
- Integrierte SerDes
- Von 625 Mbps bis zu 10,3125 Gbps pro Kanal mit bis zu 8x Kanälen
- Unterstützung für mehrere Protokoll-PCS
- PCIe-hard-IP-Unterstützung
- Gen1, Gen2 und Gen3
- Endpunkt und Wurzelkomplex
- Multifunktions-bis zu 4 x Funktionen
- Bis zu 4 x Spuren
- Ethernet
- 10GBASE-R bei 10,3125 Gbps
- SGMII bei 1,25 Gbps und 2,5 Gbps
- XAUI bei 3,125 Gbps pro Spur
- SLVS-EC bei 1,25 Gbps, 2,5 Gbps und 5 Gbps
- DP/eDP bei 1,62 Gbps (RBR), 2,7 Gbps (HBR), 5,4 Gbps (HBR2) und 8,1 Gbps (HBR3)
- CoaXPress bei 1,25 Gbps, 2,5 Gbps, 3,125 Gbps, 5 Gbps und 6,25 Gbps
- Generisch 8b10b bei mehreren Datenraten
- Nur-SerDes-Modus ermöglicht eine direkte 8-Bit- oder 10-bit-Schnittstelle zur FPGA-Logikschaltung
- Stromsparende und Hochleistungsmodi
- Vom Benutzer wählbar
- Stromsparmodus für Stromspar- und/oder thermische Herausforderungen
- Hochleistungsmodus für schnellere Verarbeitung
- Gehäuseoptionen mit kleinem Footprint, 9 mm x 9 mm bis 27 mm x 27 mm Gehäusegrößen
- 2x Kanäle mit Taktdatenwiederherstellung (CDR) bis zu 1,25 Gbps zur Unterstützung von SGMII auf HP I/O
- CDR für Rx
- 8b/10b Dekodierung
- Unabhängiger Lock-Detektor (LOL) für jeden CDR-block
- SYSCOUND™ Analoge PLLs
- 3x in 50k LC und 4x in 100k LC
- 6 x Ausgänge pro PLL
- Fraktional N
- Programmierbare und dynamische Phasensteuerung
- Unterstützt Frequenzspreizungstaktung
- sysDSP Verbesserte DSP-Blöcke
- Gehärteter Voraddierer
- Dynamische Verschiebung für KI/ML-Unterstützung
- Vier 18 x 18, acht 9 x 9, zwei 18 x 36 oder 36 x 36 Multiplikatoren
- Erweiterte 18 x 36, zwei 18 x 18 oder vier 8 x 8 MAC pro sysDSP-Blöcke
- Flexible Speicherressourcen
- Bis zu 3,7 Mb Sysmem™ Embedded Block RAM (EBR) verfügbar
- Programmierbare Breite
- Fehlerkorrekturkodierung (ECC)
- First-In-First-Out (FIFO)
- 344-kbits bis 639-kbits Verteilter RAM
- Große RAM-Blöcke
- 0.5Mbits pro block
- Bis zu 7x (3,5 Mbit insgesamt) pro Bauteil
- Interne bus-Schnittstellenunterstützung
- APB control BUS
- AHB-Lite für Datenbus
- AXI4-streaming
- Schnelle, sichere Konfiguration
- 1x, 2x und 4x SPI bis zu 150 MHz, Master- und Slave-SPI-Unterstützung
- JTAG
- I2C und I3C
- Ultraschnelle I/O-Konfiguration für Instant-On-Unterstützung (mit Early I/O Release-Funktion)
- Weniger als 30 ms vollständige Bauteilkonfiguration für das LFCPNX-100 Bauteil
- Kryptografische engine
- Bitstrom-Verschlüsselung mit AES-256
- Bitstream-Authentifizierung mit ECDSA
- Hash-Algorithmen, SHA und HMAC
- Echter Zufallsnummerngenerator
- AES 128/256 encryption
- Single Event Upset (SEU) Minderungsunterstützung
- Extrem niedrige Soft-Error-Rate (SER) aufgrund der FD-SOI-Technologie
- Soft-Fehlererkennung, embedded-hard-Makro
- Sanfte Fehlerkorrektur, transparent für den Benutzerdesign-Betrieb
- Sanfte Fehlerinjektion, emulates SEU-Ereignisse zur Fehlerbehebung im system
- Dualer ADC, 1 MSPS, 12-bit sukzessives Approximationsregister (SAR) mit simultan abtastenden, 3 x Dauerzeitkomparatoren
- Unterstützung auf Systemebene
- IEEE 1149,1- und IEEE 1532-konform
- Logikanalysator offenlegen
- On-chip-Oszillator für Bauteilinitialisierung und allgemeine Verwendung
- 1,0 V Prozessorkern-Stromversorgung
Applikationen
- Smart SFP + — und optische Module
- Sicherheits- und hardware-management der Steuerebene
- Maschinelle Bildverarbeitung
- Framegrabber
- Smart-Kamera-KI-Verarbeitung
Blockdiagramm
Videos
Technical Notes
- ADC-Benutzerhandbuch für Nexus-Plattform
- Multi-Boot-Benutzerhandbuch für Nexus-Plattform
- Speicher-Benutzerhandbuch für Nexus-Plattform
- Soft Error Detection (SED)/Korrektur (SEC) Benutzerhandbuch für Nexus-Plattform
- sysDSP Benutzerhandbuch für Nexus-Plattform
- sysCONFIG Benutzerhandbuch für Nexus-Plattform
- sysI/O Benutzerhandbuch für Nexus-Plattform
- CertusPro-NX SerDes/PCS — Benutzerhandbuch
- CertusPro-NX Hochgeschwindigkeits-I/O-Schnittstelle
- CertusPro-NX Hardware-Checkliste
- Verwendung von TraceID
- Minimierung der Systemunterbrechung während der Konfiguration mit TransFR-Technologie
- Leistungsmanagement und Berechnung für Certus-NX, CertusPro-NX und MachXO5-NX Bauteile
- Sub-LVDS-Signalgebung mit Lattice-Bauteilen
- Einzelereignis-Upset-Bericht (SEU) für Nexus-Plattform
- Kühlung
Whitepaper
Verwandte Plattform
Lattice Semiconductor Nexus-Plattform
Ermöglicht ein Design mit geringem Stromverbrauch, hoher Zuverlässigkeit und hoher Leistungsfähigkeit.
Platine
Lattice Semiconductor CertusPro™-NX Sensor-zu-Ethernet-Brückenplatine
Verfügt über das CertusPro-NX-100 FPGA und CrossLink-NX-17, die über Ethernet an ein Host-System ausgeben.
Veröffentlichungsdatum: 2023-09-05
| Aktualisiert: 2025-03-24