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Diodes Incorporated PI3DPX1205A Linearer DP-Alt-Typ-C-ReDriver

Der PI3DPX1205A lineare Typ-C-ReDriver von Diodes ist der DisplayPort-Alt-Modus (DP-Alt 1.4) 6:4 aktive lineare Mux-ReDriver, der DP-Link-Training-transparent für eine quell-seitige Applikation unterstützt. Dieses Bauelement ist mit den Industriestandards VESA DP-Alt 1.4 (8,1 GBit/s) und USB 3.1 der 2. Generation (10 GBit/s) konform. Der PI3DPX1205 latenzfreie DisplayPort-ReDriver verfügt über eine Empfängerentzerrung, gleichmäßige Verstärkung und -1dB Kompressions-Ausgangsschwingung für jeden DP-/USB-Modus. Dieser blockierungsfreie lineare ReDriver bietet eine additive Jitter-Leistung die doppelt so gut ist, als bei anderen herkömmlichen CMOS-ReDrivern. Zu den typischen Applikationen gehören Notebooks, Desktop-PCs, Tablets, Docking und eingebettete Systeme.

Merkmale

  • Flexibler DP 1.4/USB 3.1 der 2. Generation Typ-C-Schaltungs-DP-Alt-Ausgang
  • Latenzfreier DisplayPort-Redriver für eine variable Videobildratensteuerung
  • Standardkonform mit DP 1.4 (8,1 GBit/s) und USB 3.1 der 2. Generation (10 GBit/s)
  • Automatischer Energiesparmodus mit USB-Abschalt-Funktionen
  • Automatische Lane- und D3-Ruhezustand-Steuerung über DP-Aux-Link-Training-listening
  • Empfängerentzerrung, gleichmäßige Verstärkung und -1dB Kompressions-Ausgangsschwingung für jeden DP-/USB-Modus
  • Unterstützt transparentes DisplayPort-Link-Training mit blockierungs- und latenzfreiem linearen ReDriver
  • Doppelt so gute Signalintegrität als bei CMOS-basierten ReDrivern
  • Eingebaute Steuerlogik für Typ-C-Steck-/Trenn-, Normal- und Umdreh-Ausrichtungen
  • Slave-I2C-Modus-Geschwindigkeiten von bis zu 1 MHz
  • Im bleifreien TQFN-Gehäuse (ZLB40) (4 mm × 6 mm) verfügbar

Applikationen

  • Notebooks
  • Desktop-PCs
  • All-in-One-PCs (AIO)
  • Tablets
  • Docking-Stationen
  • Eingebettete Systeme

Blockdiagramm

Blockdiagramm - Diodes Incorporated PI3DPX1205A Linearer DP-Alt-Typ-C-ReDriver

Mehr über

Diodes Incorporated USB 3.1 ReDriver

Regenerieren Signale zur Verstärkung der Signalqualität von Hochgeschwindigkeits-Schnittstellen mit niedrigen BERs.

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Veröffentlichungsdatum: 2018-04-24 | Aktualisiert: 2022-09-22