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V62/24609-01XE

Name: Texas Instruments V62/24609-01XE
Brand: Texas Instruments
SKU: 595-V62/24609-01XE
Price: 2.12 CHF
Availability: InStock

Bilder dienen lediglich der Veranschaulichung und sind nicht Originalgetreu
Siehe Produktspezifikationen

Mouser-Nr.:

595-V62/24609-01XE

Herst.- Nr.:

V62/24609-01XE

Herst.:

Texas Instruments

Beschreibung:

Flip-Flops BD9 SPIN EP SN74LV2T 74PWREP

Datenblatt:

V62/24609-01XE Datenblatt

ECAD Model:

Den kostenlosen Library Loader herunterladen, um diese Datei für Ihr ECAD Tool zu konvertieren. Weitere Infos zu ECAD-Modell.

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	1.57 CHF	15.70 CHF
	1.43 CHF	35.75 CHF
	1.29 CHF	129.00 CHF
	1.22 CHF	305.00 CHF
	1.18 CHF	590.00 CHF
	1.13 CHF	1 130.00 CHF
	1.10 CHF	3 300.00 CHF
	1.07 CHF	6 420.00 CHF

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Produktattribut	Attributwert	Attribut auswählen
Hersteller:	Texas Instruments
Produktkategorie:	Flip-Flops
RoHS:
Logikfamilie:	74LV
Zahl der Schaltkreise:	2 Circuit
Art der Ausgabe:	Push-Pull
Verpackung/Gehäuse:	TSSOP-14
Eingangsart:	CMOS
Oberer Ausgangsstrom:	- 8 mA
Unterer Ausgangsstrom:	8 mA
Versorgungsspannung - Min.:	1.8 V
Versorgungsspannung - Max.:	5.5 V
Montageart:	SMD/SMT
Minimale Betriebstemperatur:	- 55 C
Maximale Betriebstemperatur:	+ 125 C
Marke:	Texas Instruments
Maximale Taktfrequenz:	66.2 MHz
Anzahl der Eingabezeilen:	8 Input
Anzahl der Ausgabezeilen:	4 Output
Produkt-Typ:	Flip Flops
Serie:	SN74LV2T74
Verpackung ab Werk:	3000
Unterkategorie:	Logic ICs

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Datenblatt

V62/24609-01XE Datenblatt

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USHTS:: 8542390090
TARIC:: 8542319000
MXHTS:: 8542399999
ECCN:: EAR99

SN74LV2T74/SN74LV2T74-Q1 Dual-D-Flip-Flop

Texas Instruments SN74LV2T74/SN74LV2T74-Q1 Dual-Flip-Flops des D-Typs enthalten zwei unabhängige D-Typ-Flip-Flops mit positivem Edge-Trigger. Ein niedriger Pegel am voreingestellten (PRE) Eingang stellt den Ausgang auf hoch ein. Ein niedriger Pegel am CLR-Eingang (Clear, CLR) setzt den Ausgang auf niedrig zurück. Die asynchronen Setz- und Rücksetzfunktionen sind nicht von den Pegeln der anderen Eingänge abhängig. Wenn PRE und CLR inaktiv (hoch) sind, erfüllen die Daten am Daten(D)-Eingang die Einstellungszeitanforderungen und werden zu den Ausgängen (Q, Q) auf dem Positiv-Going-Edge des Taktimpulses (CLK) übertragen. Die Taktauslösung erfolgt auf einem Spannungsniveau und nicht in unmittelbarem Zusammenhang mit der Anstiegszeit des Eingangstakt(CLK)-Signals. Nach dem Haltezeitintervall können Daten am Dateneingang (D) geändert werden, ohne dass sich dies auf die Pegel an den Ausgängen (Q, Q) auswirkt. Der Ausgangspegel bezieht sich auf die Versorgungsspannung (V_CC) und unterstützt CMOS-Pegel von 1,8 V, 2,5 V, 3,3 V und 5 V.