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SN74LV2T74PWR

Name: Texas Instruments SN74LV2T74PWR
Brand: Texas Instruments
SKU: 595-SN74LV2T74PWR
Price: 0.36 CHF
Availability: InStock

Bilder dienen lediglich der Veranschaulichung und sind nicht Originalgetreu
Siehe Produktspezifikationen

Mouser-Nr.:

595-SN74LV2T74PWR

Herst.- Nr.:

SN74LV2T74PWR

Herst.:

Texas Instruments

Beschreibung:

Flip-Flops 1.8-V to 5.5-V singl e power supply dual

Datenblatt:

SN74LV2T74PWR Datenblatt

ECAD Model:

Den kostenlosen Library Loader herunterladen, um diese Datei für Ihr ECAD Tool zu konvertieren. Weitere Infos zu ECAD-Modell.

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Gehäuse:

Ganzes Reel (Sie bestellen ein Vielfaches von 3000)

Cut-Tape

MouseReel™ (+7.00 CHF)

Preis (CHF)

Menge	Stückpreis	Erw. Preis
Gurtabschnitt / MouseReel™ ^†
	0.365 CHF	0.37 CHF
	0.252 CHF	2.52 CHF
	0.226 CHF	5.65 CHF
	0.196 CHF	19.60 CHF
	0.182 CHF	45.50 CHF
	0.172 CHF	86.00 CHF
	0.165 CHF	165.00 CHF
Ganzes Reel (Sie bestellen ein Vielfaches von 3000)
	0.156 CHF	468.00 CHF
	0.153 CHF	918.00 CHF

† Für die MouseReel™ wird Ihrem Warenkorb automatisch eine Gebühr von 7.00 CHF hinzugefügt. MouseReel™ Bestellungen sind weder stornierbar, noch können sie zurückgegeben werden. ↩

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Produktattribut	Attributwert	Attribut auswählen
Hersteller:	Texas Instruments
Produktkategorie:	Flip-Flops
RoHS:
Logikfamilie:	LV
Verpackung/Gehäuse:	TSSOP-14
Eingangsart:	CMOS
Versorgungsspannung - Min.:	1.6 V
Versorgungsspannung - Max.:	5.5 V
Montageart:	SMD/SMT
Minimale Betriebstemperatur:	- 40 C
Maximale Betriebstemperatur:	+ 125 C
Verpackung:	Reel
Verpackung:	Cut Tape
Verpackung:	MouseReel
Marke:	Texas Instruments
Anzahl der Eingabezeilen:	2 Input
Anzahl der Ausgabezeilen:	2 Output
Produkt-Typ:	Flip Flops
Serie:	SN74LV2T74
Verpackung ab Werk:	3000
Unterkategorie:	Logic ICs

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Datenblatt

SN74LV2T74PWR Datenblatt

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CAHTS:: 8542390000
USHTS:: 8542390090
TARIC:: 8542319000
MXHTS:: 8542399999
ECCN:: EAR99

SN74LV2T74/SN74LV2T74-Q1 Dual-D-Flip-Flop

Texas Instruments SN74LV2T74/SN74LV2T74-Q1 Dual-Flip-Flops des D-Typs enthalten zwei unabhängige D-Typ-Flip-Flops mit positivem Edge-Trigger. Ein niedriger Pegel am voreingestellten (PRE) Eingang stellt den Ausgang auf hoch ein. Ein niedriger Pegel am CLR-Eingang (Clear, CLR) setzt den Ausgang auf niedrig zurück. Die asynchronen Setz- und Rücksetzfunktionen sind nicht von den Pegeln der anderen Eingänge abhängig. Wenn PRE und CLR inaktiv (hoch) sind, erfüllen die Daten am Daten(D)-Eingang die Einstellungszeitanforderungen und werden zu den Ausgängen (Q, Q) auf dem Positiv-Going-Edge des Taktimpulses (CLK) übertragen. Die Taktauslösung erfolgt auf einem Spannungsniveau und nicht in unmittelbarem Zusammenhang mit der Anstiegszeit des Eingangstakt(CLK)-Signals. Nach dem Haltezeitintervall können Daten am Dateneingang (D) geändert werden, ohne dass sich dies auf die Pegel an den Ausgängen (Q, Q) auswirkt. Der Ausgangspegel bezieht sich auf die Versorgungsspannung (V_CC) und unterstützt CMOS-Pegel von 1,8 V, 2,5 V, 3,3 V und 5 V.